1. CPSK调制VHDL程序
--文件名：PL_CPSK
--功能：基于VHDL硬件描述语言，对基带信号进行调制
--最后修改日期：2004.3.16
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_CPSK is
port(clk :in std_logic; --系统时钟
start :in std_logic; --开始调制信号
x :in std_logic; --基带信号
y :out std_logic); --已调制输出信号
end PL_CPSK;
architecture behav of PL_CPSK is
signal q:std_logic_vector(1 downto 0); --2位计数器
signal f1,f2:std_logic; --载波信号
begin
process(clk) --此进程主要是产生两重载波信号f1，f2
begin
if clk'event and clk='1' then
if start='0' then q<="00";
elsif q<="01" then f1<='1';f2<='0';q<=q+1;
elsif q="11" then f1<='0';f2<='1';q<="00";
else f1<='0';f2<='1';q<=q+1;
end if;
end if;
end process;
process(clk,x) --此进程完成对基带信号x的调制
begin
if clk'event and clk='1' then
if q(0)='1' then
if x='1' then y<=f1; --基带信号x为‘1’时，输出信号y为f1
else y<=f2; --基带信号x为‘0’时，输出信号y为f2
end if;
end if;
end if;
end process;
end behav;
2. CPSK调制VHDL程序仿真图及注释
CPSK调制VHDL程序仿真图及注释如图8.11.10所示。
（a）CPSK调制VHDL程序仿真全图
注：a.载波信号f1、f2是通过系统时钟clk 分频得到的，且滞后系统时钟一个clk。
b.调制输出信号y滞后载波一个clk；滞后系统时钟两个clk。
（b）CPSK调制VHDL程序仿真全局部放大图
图8.11.10 CPSK调制VHDL程序仿真图及注释
8.11.8 CPSK解调VHDL程序及仿真
1. CPSK解调VHDL程序
--文件名：PL_CPSK2
--功能：基于VHDL硬件描述语言，对CPSK调制的信号进行解调
--最后修改日期：2004.3.16
library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_CPSK2 is
port(clk :in std_logic; --系统时钟
start :in std_logic; --同步信号
x :in std_logic; --调制信号
y :out std_logic); --基带信号
end PL_CPSK2;
architecture behav of PL_CPSK2 is
signal q:integer range 0 to 3;
begin
process(clk) --此进程完成对CPSK调制信号的解调
begin
if clk'event and clk='1' then
if start='0' then q<=0;
elsif q=0 then q<=q+1; &nbs
