摘 要：本文基于以太网控制器DM9000A提出了一种应用于SDR基带信号处理平台的高效以太网接口方案。文中介绍了DM9000A的功能原理，并结合全数字接收机的具体实现，给出了该芯片与Xilinx系列FPGA的硬件连接方法和软件初始化及数据收发控制流程。
关键词：SDR；DM9000A；FPGA；以太网
引言
软件无线电(SDR)技术近年来发展迅速，在无线通信中的数字接收机领域应用尤其广泛。SDR中数据接口设计是关键的环节，以太网是目前最通用的数据接口之一，但是中低端的FPGA通常不具备以太网接口，这为FPGA在SDR中的应用造成了不便。如果为FPGA配置以太网接口，与外部网络实现通信，将有利于SDR平台的功能延伸，方便数据传输和与现有系统接口。
本文在自行设计开发的SDR基带信号处理平台上，为实现高速解调数据的实时远程传输处理及接收机参数的远程配置，提出了采用FPGA直接控制DM9000A进行以太网数据收发的设计思路，采用Xilinx系列XC2V1000 FPGA和DM9000A芯片，实现了一种低成本、低功耗和高速率SDR平台的网络传输功能，最高传输速率可达100Mbps。
DM9000A简介
主要特点
DM9000A实现以太网媒体介质访问层(MAC)和物理层(PHY)的功能，包括MAC数据帧的组装/拆分与收发、地址识别、CRC编码/校验、MLT-3编码器、接收噪声抑制、输出脉冲成形、超时重传、链路完整性测试、信号极性检测与纠正等。
工作原理
DM9000A可以和微处理器以8位或16位的总线方式连接，并可根据需要以单工或全双工等模式运行。在系统上电时，处理器通过总线配置DM9000A内的网络控制寄存器(NCR)、中断寄存器(ISR)等，以完成DM9000A的初始化。随后，DM9000A进入数据收发等待状态。
当处理器要向以太网发送数据帧时，先将数据打包成UDP或IP数据包,并通过8位或16位总线逐字节发送到DM9000A的数据发送缓存中，然后将数据长度等信息填充到DM9000A的相应寄存器内，随后发送使能命令，DM9000A将缓存的数据和数据帧信息进行MAC组帧，并发送出去。
当DM9000A接收到外部网络送来的以太网数据时，首先检测数据帧的合法性，如果帧头标志有误或存在CRC校验错误，则将该帧数据丢弃，否则将数据帧缓存到内部RAM，并通过中断标志位通知处理器，处理器收到中断后将DM9000A接收RAM的数据读出进行处理。
DM9000A自动检测网络连接情况，根据网速设定内部的数据收发速率是10Mbps或100Mbps。同时，DM9000A还能根据RJ45接口是采用对等还是交叉连接方式而改变数据收发引脚的方向，因此，无论外部网线采用对等还是交叉方式，系统均能正常通信。
基于DM9000A的SDR基带
信号处理平台网络接口设计
与实现
下面以SDR基带信号处理平台的网络接口实现为例，给出DM9000A与FPGA的硬件设计和软件配置方法。在SDR基带信号处理平台上，全数字接收机的中频模拟信号经过A/D转换、数字下变频、抽取滤波等解调处理后，形成连续的解调数据流，其速率为10Mbps。在FPGA内部，解调输出的数据流和以太网接口部分通过FIFO进行缓冲，当解调数据达到规定的数据帧长度时，FPGA启动以太网发送程序，将解调数据发送到DM9000A，完成数据发送过程。在接收方向，网络工作站把控制指令按照一定的帧格式组帧发送到以太网，DM9000A接收到发给自己的以太网帧并通知FPGA启动以太网接收程序，FPGA将相应的数据从DM9000A的接收FIFO读到FPGA内部RAM中，利用数据中的控制命令配置接收机参数，完成网络对全数字接收机的远程控制。
与FPGA的数据接口和控制接口
DM9000A的外部总线符合ISA标准。可通过ISA总线直接与FPGA无缝连接。其硬件连接原理如图1所示。
DM9000A内部集成了PHY功能，因此可与以太网接口无缝连接。
DM9000A的FPGA控制
初始化模块
DM9000A正常工作需要在上电后对内部寄存器进行初始化，该过程通过FPGA对DM9000A外部控制总线和数据总线的读写操作完成。具体流程如下所示：
设置 GPR(REG_1F) CEPIO0 bit[0]=0；
复位后，DM9000A恢复默认的休眠状态，以降低功耗，因此需要首先唤醒PHY。
设置 NCR (REG_00) bit[2:0]=011，至少保持20ms；
清除 NCR (REG_00) bit[2:0]=000；
设置 NCR (REG_00) bit[2:0]=011，至少保持20ms；
清除 NCR (REG_00) bit[2:0]=000；
设置 NCR (REG_00) bit[2:1]=00； 配置为正常模式。
通过改变该寄存器可以选择设置内部或者外部PHY、全双工或者半双工模式、使能唤醒事件等网络操作。
设置 NSR (REG_01) bit=1 bit=1 bit=1；
数据发送模块
DM9000A中的发送缓冲区可以同时存储两帧数据，可以按照先后顺序命名为帧I和帧II。DM9000A上电初始化后，发送缓存区的起始地址是00H,当前数据帧编号为帧I。两帧数据的状态控制字分别记录在DM9000A的状态寄存器03H和04H中。发送过程如下：
首先，FPGA利用写操作寄存器MWCMD(REG_F8)向DM9000A的发送缓存区中写入发送数据帧，即需要先写入6字节的目的MAC地址，再写入6字节的源MAC地址，最后再写入发送数据。
随后，FPGA利用写操作寄存器MWCMD(REG_F8)将数据帧长度写入寄存器FCH和FDH，数据长度为16位，将高8位写入寄存器FCH,低8位写入寄存器FDH。
最后，FPGA将发送控制寄存器TCR(REG_02)的bit置为高电平，向DM9000A发出发送数据指令。DM9000A会自动做一些处理才将数据发往以太网，这包括：插入报头和帧起始分隔符；插入来自上层协议的数据，如果数据量小于64字节，则自动补齐64字节；根据目标地址、源地址、长度/类型和数据产生CRC校验序列，并插入校验序列位。这些处理都无需FPGA干预。处理完毕后，DM9000A即开始发送帧I,在帧I发送的同时，帧II的数据即可写入发送缓存区。在帧I发送完后，将帧II的数据长度写入寄存器FCH和FDH，最后将发送控制寄存器NSR(REG_01)的bit置为高电平，即可开始帧II的发送。依此类推，下面发送的帧将会继续编号为帧I、帧II、帧I、帧II……按照同样的方式发送。
如果FPGA将中断屏蔽寄存器IMR(REG_FF)的bit置为高电平，那么发送完毕后，DM9000A将会产生一个指示发送完成的中断信号。在发送过程中，FPGA可以查询寄存器标志位寄存器NSR(REG_01)中的TX1END bit或者TX2END bit，得到数据帧的发送状态。
发送流程如图2所示,寄存器 ISR中的PTS标志位是发送中断标志位，当一帧数据发送完毕，PTS=0，FPGA检测到该标志后，应清除标志位以便发送新的数据帧。这里需要注意的是，向FC、FD所写的帧长度应该包含目的MAC地址段、源MAC地址段和有效数据的总长度。
接收模块
DM9000A中的接收缓存区是一个环形结构，初始化后的起始地址为0C00H,每帧数据都有4字节长的首部，然后是有效数据和CRC校验序列。首部4字节依次是01H、状态、长度低字节和长度高字节。
首部4字节含义如下：
第一个字节用来检测接收缓存区中是否有数据，如果这个字节是01H,表明接收到了数据；如果为00H,则说明没有数据。但是，如果第一个字节既不是01H,也不是00H，DM9000A就必须作一次软复位来从这种异常状态中恢复。
第二个字节存储着以太网帧状态，由此可判断所接收帧是否正确。
第三和第四字节存储着以太网帧长度。后续的字节就是有效数据。
接收过程如下：
查看中断状态寄存器，如果接收到新数据，寄存器ISR的PRS位将被置为0；
如果检测到PRS=0，清除PRS，FPGA开始读接收缓存区数据。如果第一字节是01H，则说明有数据，00H说明无数据，否则要进行复位；
根据获取的长度信息，判断是否读完一帧，如果读完，接着读下一帧，直到遇到首字节是00H的帧，说明接收数据已读完。FPGA可以重新查看中断状态寄存器，等待新的有效数据帧。
结语
本文对以太网控制器DM9000A进行了原理和功能介绍，并结合自行开发的SDR基带信号处理平台，基于FPGA设计实现了100M以太网接口，其设计思路新颖，硬件连接简单。整体系统具有功耗低，体积小，运行稳定可靠等优点。■
参考文献
1． DM9000A Ethernet Controller with General Processor Interface Data Sheet. DAVICOM Semiconductor, Inc. 2006
2． Xilinx Virtex-II Data Sheet. Xilinx,Inc.2001
