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高效实现FPGA数字下变频的多类滤波器分组级联技术

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  因为CIC滤波器的系数全为1,FPGA实现时只需进行累加运算,而加法器是在FPGA的内核逻辑中实现的,通过使用丰富的逐位进位模式(ripple mode)的通用可编程逻辑单元(PLC)片,可以达到很高的频率。

  根据本次的设计要求,为了获得更高的带宽,设通带截止频率fc1=B=60,抽取倍数为16,输入采样频率为6.144 MHz,则带宽比例因子b=B/(fs1/D)=0.156 25,系统采用5级级联的方式,此时阻带的衰减为:

  但是带宽比例因子和通带内容差是一对无法调和的矛盾,为了更大的带宽,付出的代价就是使得通带内容差为:

  说明多级级联增大了阻带衰减,减小混叠影响的同时也增大了带内容差。

  因此,上述参数设计的CIC滤波器带内纹波太大,必须设法进行补偿。采用内插多项式ISOP滤波器,其转移函数为:

  综上所述,选用5级级联的CIC滤波器后接一级ISOP滤波器,CIC采用5个6.144 MHz的积分器和5个工作在384 kHz的微分器通过流水线组成,积分器采用累加器实现,微分器采用全减器实现,中间连接一个16倍的抽取机构。通过判断数据是否已经在积分器内处理完毕送微分器后,下一组数据即进入积分器,实现二级流水线技术。图2为用Matlab仿真滤波器的频率响应。

  4.2 半带滤波器的设计

  HB滤波器的通带截止频率设为fc1=B=120 kHz,输入采样频率为fs1=768 kHz,使用Matlab的滤波器设计工具,根据文献[2]推导,采用凯撒窗设计半带滤波器所需的阶数N:

  式中,α为由半带滤波器通带带宽确定的比例系数,δ为阻带衰减,取δ=0.001(6 dB),实际设计中,经计算归一化通带截止频率为fc=120/768=0.156 25,阻带起始频率为fA=0.5-0.156 25=0.343 75,得到过渡带宽为△f=fA-fc=0.187 5,代入上式,求得N=20。用Matlab求出滤波器系数,在FPGA中作为查询表实现,其频率响应如图3所示。

  5 软件仿真及分析

  本文通过ISE9.1i进行Verilog程序的编写后,进行软件仿真。

  输入如图4所示的6.144 MHz的正弦波信号作为载波信号,输入的待调制信号如图5所示,输入384 kHz的两个周期的正弦信号,经一定延时后,再输入192 kHz的两个周期的正弦和余弦两路正交载波,由于ISE9.1i自带仿真器不利于观察数据的具体波形,图4和图5为Matlab从仿真器中读出数据后绘制的波形图。

  可见载波波形和输出的信号波形都发生了严重变形,但根据乃奎斯特原理知:这并不影响后续数字信号的处理。从仿真波形可以得出下变频模块的功能完全正确。

  6 结语

  通过对数字下变频原理的深入介绍,针对系统的设计要求,对数字下变频的滤波器进行优化设计后,通过对滤波器的级联和分解,在不同的信号速率下彩不同的滤波器,并引入流水线技术,从而有效减少FPGA乘法器开销,最后在Virtex-5 FPGA上高效实现了系统的全部功能,达到了系统的设计要求。

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