第一章 绪论1.1 研究意义随着人类进入21世纪时代，人类的生活和工作环境发生了翻天覆地的变化。社会经济结构和产业结构取得了重大的发展，在这其中，电子信息技术起着至关重要的作用。而集成电路作为电子信息技术的核心和基础，其作用更是不言而喻。集成电路的迅速发展对电子技术面貌产生了深深的影响，也改变了人们的日常生活，对其产生了不可忽略的影响。1965年4月美国Intel公司的创始人之一格登·摩尔(Gordon·Moore)在《电子学》杂志中发表了著名的“摩尔定律”，即集成电路单个芯片的集成度每18个月翻一番。摩尔定律预言了集成电路的发展趋势。而集成电路的发展状况证实了摩尔定律的准确性。表1.1 ITRS 2004的工艺发展趋势数据
| 年代 | 2004 | 2005 | 2006 | 2007 | 2008 | 2009 | 2010 | 2012 |
| 工艺 nm | 90 | | | 65 | | | 45 | |
| DRAM最小线宽 nm | 90 | 80 | 70 | 65 | 57 | 50 | 45 | 35 |
| 晶体管密度M/cm2 | 77 | 97 | 122 | 154 | 194 | 245 | 309 | 490 |
| 芯片时钟GHz | 4.171 | 5.204 | 6.783 | 9.285 | 10.972 | 12.369 | 15.079 | 20.065 |
| 芯片面积mm2 | 110 | 82 | 122 | 97 | 131 | 104 | 83 | 104 |
| 金属布线层 | 10~14 | 11~15 | 11~15 | 11~15 | 12~16 | 12~16 | 12~16 | 12~16 |
| 供电电压 V | 0.9~1.2 | 0.9~1.1 | 0.9~1.1 | 0.8~1.1 | 0.8~1.0 | 0.8~1.0 | 0.7~1.0 | 0.7~0.9 |
在过去了几十年中，集成电路技术得到了迅速的发展，晶体管尺寸按照指数速度快速缩小，集成电路特征尺寸每一代缩小约30%，硅芯片上的电路密度每一代增加约2倍。集成电路所集成晶体管数从几十个到现在的上千万个甚至上亿个。在这里，以英特尔公司的微处理器为例，英特尔在1971年推出的全球第一款通用型微处理器4004，只集成了2300个晶体管。然而现在的英特尔奔腾4至尊版840处理器，所集成的晶体管数目已经高达2.5亿个，比4004增加了10万倍。与此同时，集成电路也从小规模集成电路（SSI）逐步演变到大规模集成电路（LSI），超大规模集成电路（VLSI）乃至现在的特大规模集成电路（ULSI）。集成电路特征尺寸也从最初的1um缩小为0.5um、0.25um、0.18um、0.13um，且在2004年跨入纳米级工艺，并不断发展，如表1.1所示；随着CMOS集成电路工艺特征尺寸不断缩小，集成度不断提高，芯片上的器件尺寸越来越小，而数量却越来越巨大，如何将如此多的器件连接起来组成电路系统，已经成为电路设计中关键问题之一。互连问题也随之成为电路分析和设计的重要组成部分。在纳米级CMOS工艺下，器件尺寸越来越小，因此由其引起的门延时也随之工艺尺寸的缩小迅速减小。然而与此同时，随着CMOS集成电路工艺特征尺寸进入纳米级阶段，全局互连线越来越长，互连线横截面越来越小，从而导致互连延时增大。由表1.2可知，在纳米级工艺下，片上互连延迟已经超越门延迟，成为决定电路性能的主要因素。虽然为了减弱互连延时的影响，可以采用高成本的铜(Cu)互连和低k介质材料取代铝(A1)和二氧化硅，但是这无法改变互连线的时延随工艺发展而增加的趋势。 表1.2 不同工艺下门的固有延时、1mm互连及2cm全局互连的延时值
| 工艺(nm) | 250 | 180 | 150 | 130 | 100 | 70 |
| 门的固有延时(ps) | 70.5 | 51.1 | 48.7 | 45.8 | 39.2 | 21.9 |
| 1mm(ps) | 59 | 49 | 51 | 44 | 52 | 42 |
| 2cm优化之前(ps) | 2080 | 1970 | 2060 | 2070 | 2890 | 3520 |
| 2cm优化之后(ps) | 890 | 790 | 770 | 700 | 770 | 670 |
| 预测的时钟周期(ps) | 1333 | 833 | 714 | 625 | 500 | 400 |
另外，随着集成电路制造技术水平的不断提高，片上互连线之间的线间距逐渐变窄，而与此同时，互连线的纵横比却在不断变大。由文献【】可知，互连线最小线间距从在250nm工艺下的250nm逐渐缩减成70nm工艺时的70nm；而金属纵横比却从250nm工艺时的1.8:1增加到70nm工艺时的2.7:1。线间距的减少及导线纵横比的增加造成耦合电容快速增加。与此同时，随着集成电路进入纳米级阶段，系统的工作频率不断提高，已经进入GHZ频段，使得互连电感效应越来越严重。耦合电容和电感的存在引起严重地互连串扰效应，从而严重地影响电路的性能。因此，在高速集成电路中，器件的开关速度已经不再是限制电路性能的主要因素，而高速信号在电路中的传输所引发的信号完整性问题则成为一个设计能否成功的关键因素。基于上述分析可知，在纳米级工艺下，互连性能成为影响电路性能的关键因素之一，因此必须对纳米级工艺下的互连线性能进行分析和研究，以便正确地分析和设计集成电路。 1.2 研究意义随着集成电路规模增大，工艺特征尺寸的缩小，越来越多的寄生效应出现在芯片设计中，因此，在纳米级工艺下，集成电路分析和设计方法逐渐成为人们关注的焦点之一。在纳米级工艺下，一块芯片是由成千上万、甚至是上百万个基本器件构成的。器件组成芯片、芯片组成系统都需要互连，然而，由于芯片上的互连尺寸缩小，互连长度增大，而且系统工作速度的提高，都使得集成电路中的互连性能对电路性能的影响日渐严重，互连问题也越来越成为集成电路设计中的关键问题之一。在纳米级工艺阶段下，互连工艺波动问题已经成为影响集成电路设计与制造的重要因素。工艺波动带有随机性的，它会直接造成集成电路物理结构的改变，进而影响电路的性能。因此，为了正确地设计和分析电路，必须分析在工艺波动条件下的互连性能。目前国内外研究者和工业界广泛采用蒙特卡罗方法研究互连工艺波动，该方法精度较高，使用简单；但是由于这种方法必须要经过大量的采样计算，特别是在对计算精度要求不断提高的情况下，要求输入的变量数量剧增，导致计算量十分庞大；同时伴随着集成电路复杂程度的不断增加，激增的仿真时间使其进一步的应用受到限制。因此，如何建立一种考虑工艺波动条件下的互连性能模型，使其在保证计算精度的前提下能够快速而准确地分析工艺波动下的互连性能，是集成电路设计过程中急需解决的问题之一。与此同时，随着CMOS集成电路工艺特征尺寸的不断缩小，互连线尺寸不断减小，以至于互连线的半径接近电子的自由量程，甚至比电子的自由量程还小（铜在室温下的自由量程为40nm），从而导致不可忽略的散射效应。众多研究者发现，散射效应的存在将大大增大互连线的电阻率，进而影响互连线诸如延时和带宽等性能。因此为了减少散射效应影响，研究者研究了诸如碳纳米管一类的探测性结构来取代铜互连，但在22nm CMOS工艺技术之前，铜互连不会被碳纳米管或其他材料所取代。虽然集成电路制造工艺技术的提高有助于减少散射效应，但即使如此，在纳米级CMOS工艺阶段下，散射效应仍是不可忽略的。因此，在对互连线进行性能分析时，必须考虑散射效应的影响，否则将引起严重的误差。因此，在纳米级CMOS工艺下，为了正确地分析互连性能，必须考虑工艺波动和散射效应的影响，否则，将引入不可忽略的误差。针对工艺波动和散射效应的重要影响，本文将主要对在考虑工艺波动和散射效应的互连性能进行分析和研究。
1.3 本文的基本框架及内容
基于工艺波动和散射效应的重要影响，本文将主要分析和研究在考虑工艺波动和散射效应的互连性能。总体上，本文主要包括三个部分；第一部分，基于工艺波动问题的影响，本文将分析和探讨在纳米级CMOS工艺下，考虑工艺波动的RCL互连树的统计延时模型；其次，在实际芯片中，缓冲器插入成为优化互连性能的关键方式之一，为了便于对实际电路进行分析，第二部分将对插入最优缓冲器的互连线分析，并考虑散射效应对其影响。最后，在第三部分中，本文将给出互连尺寸优化模型。基于互连问题的重要影响，如何优化互连性能也成为众多研究者重点关注的问题之一。为了便于应用于实际电路中，本文主要针对考虑和不考虑散射效应的插入最优缓冲器的互连线，提出互连尺寸优化模型。本文包括七章，具体思路如下。第一章主要介绍本文的研究背景和研究意义，以及本文的安排。在该部分，本文介绍了在纳米级工艺下，互连线性能的重要性以及对电路分析和设计的重要影响，并进一步提到工艺波动和散射效应对互连性能造成不可忽略的影响以及本文的研究重点。第二章主要提出了一些互连线性能参数，以便后文分析和讨论。本章首先给出了互连线寄生参数模型；接着介绍了全局互连树的延时模型；最后，本章给出了插入最优缓冲器的互连线性能参数。第三章主要探讨工艺波动对互连寄生参数的影响。在这一章中，本文首先对互连工艺波动问题进行分析和讨论；接着，对传统分析工艺波动问题的蒙特卡洛方法进行介绍，对其优缺点进行简述；最后，基于工艺波动的重要影响，本文将分析工艺波动对互连寄生参数的影响，并提出考虑工艺波动的互连寄生参数的线性近似模型。
第四章将提出一种考虑工艺波动的RCL统计延时模型
点击下载系统：
http://www.myeducs.cn/chaxun/index.html?go=浅谈工艺波动和散射效应的互连性&aa=%CB%D1%CB%F7%C2%DB%CE%C4
