以下是网学网为您推荐的电气工程与自动化类别- 基于FPGA技术的内插器设计与实现，希望本篇文章对您学习有所帮助。
第三章 内插滤波器的FPGA实现 3.1 FPGA的简介 FPGA(Field Programmable Gate Array)是一种高密度的可编程逻辑器件。自从Rilinx公司1985年推出第一片FPGA以来，FPGA的集成密度和性能提高很快，其集成密度最高达500万门每片以上，系统性能可达200MHz。 由于FPGA器件集成度高、方便易用、开发和上市周期短，在数字设计和电子生产中得到迅速普及和应用，并一度在高密度的可编程逻辑器件领域中独占鳌头。FPGA器件在结构上，由逻辑功能块排列为阵列，并由可编程的内部连线连接这些功能块来实现一定的逻辑功能。可以达到比CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。FPGA更适合于触发器丰富的结构，它主要通过改变内部连线的布线来编程。它可在逻辑门下编程，具有更大的灵活性。它还可进行任意次数的编程，并可在工作中快速编程，实现板级和系统级的动态配置，因此可称为在线重配置(ICR:InCircuit Reconfigurable)的PLD或可重配置硬件 (RHP:Reconfigurable Hardware Product)。现在我们还发现，在许多高带宽的信号处理应用领域，例如无线电，多媒体或卫星通信，FPGA技术可以通过一个芯片上的多级MAC单元来提供更多的带宽。 正是由于FPGA的开发灵活性使得使用FPGA来实现我们的设计变的更有意义。 3.2内插器的FPGA程序模块 从上一章的理论分析中我们已经知道，内插器的设计主要分为内插零和滤波器的设计这两个部分，在FPGA硬件实现中，我们也将分这两大块来实现。 3.2.1内插零模块 内插就是在已知序列x(n)的相邻2采样点之间等间距的插入I-1个0值点，因此在FPGA实现中，将输入数据插入I-1个0值后输出。（详细程序见附录程序清单inter4.vhd） 程序仿真图如下 图3-1 内插0模块仿真（I=4） 从程序仿真图中我们可以看到，由于程序设计时定义内插因子I为4，输入数据在插入3个零后被输出，输出数据的速率比输入数据速率提高4倍。 3.2.2 FIR滤波器模块 由上一章的分析可知，对于7阶FIR滤波器， (3-1) (3-2) 分析FIR滤波器结构图2-6，我们可以将FIR滤波器模块再细分为3个小模块，如图3-2所示。 a. 对称系数求和模块 由FIR滤波器结构图2-6可知，FIR滤波器的系数对称，因此在编程过程中，为了节省运算量，先将对应相同滤波器系数的值相加后再与系数相乘。 设计求和模块时，我们采用中间变量t1~t7来表示输入数据在经过Z-1的延时后的数据，根据FIR滤波器结构，将对应相同滤波器系数的值相加。（详细程序见附录程序清单premult4.vhd） 3.3 FIR滤波器的查找表方式实现 在用硬件实现FIR滤波器的时候，采用的方法有多种，具有代表性的有：直接运算实现，分布式实现。数字滤波器主要通过乘法器，加法器和移位寄存器实现，对于当滤波器阶数非常大时，传统的进行直接乘加运算的方法耗费的资源也就非常的大， 在本文的设计中采用的是分布式实现方式，这是因为Altera公司的FPGA的结构中含有EAB块，该物理结构可以实现高密度的存储器功能。这样一来，就可以节约芯片的逻辑单元。 分布式算法的主要特点是，利用ROM查找表将固定系数的MAC运算转化为查找表的形式来操作，起运算速率不随系数或输入数据位数的增加而降低，相对于直接实现乘法器而言，在硬件规模上得到了很大的改善。分布式算法针对FIR滤波器的特点，用查找表代替乘法器，不仅节约了资源，而且提高了效率，FIR的延迟不再由滤波器阶数决定，而是由输入数据的位数决定，滤波器阶数只决定了查找表的大小。 本个设计中，采用了4个查找表来实现滤波器的系数的存放。设计将输入数据作为地址码ROM进行寻址读取。首先通过MATLAB的Fdatool工具箱设计我们要的7阶滤波器，然后到出滤波器系数，由于MATLAB设计得出的滤波器系数为浮点数，因此，在对系数与地址码进行乘法后，要将浮点数进行取整的操作，在这里我们使用C++语言来实现系数与地址码进行乘法和取整，并将输出数据以.mif文件的格式输出。 |
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