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| （2） RANDOM模块 模块RANDOM负责产生两个随机数，其顶层图如图(6)示，包含两个输入CLKR、RLIN以及两组输出数据（Q0Q5）。第一个随机数产生模块U1的时钟为系统时钟，开关控制信号RLIN对其进行控制，第二个随机数产生模块U2的时钟为U1的输出Q2，这样可以保证随机数在产生的过程中不同步，以产生与U1不同的随机数，U2的控制开关也为RLIN。 2.3 显示译码模块 显示模块将3位二进制数据转换成7段数码管能够显示的10进制数，以显示随机数发生器所产生的随机数，电路原理图如图(9)示。在实验提供的原理图中，这个模块是错误的（对提供的原理图进行波形仿真，可知，显示0时，a、b、c、d、e、f、g全为1，而其中g应该为0。同理显示‘7’出现了类似的问题。而其余数字又是直接按照共阳极的生成的，不用加反向器），故此处做了一定的修正。在设计译码器的时候，根据显示原理列出真值表(表四)，然后通过卡洛图等计算出输出的表达式，画出电路图。 3 随机数发生器的设计实现 完成上述各模块的分析与仿真后，将各模块进行连接，画出系统的顶层原理图（如图1）。对顶层图进行仿真，分析仿真结果。确保仿真数据正确后，生成供下载的16进制文件，并设置好下载环境，将16进制文件烧进目标板，检验设计的正确性。 在顶层图仿真时，需注意两点，一是将CLK作为时钟信号，需去掉其后紧跟的两个分频器，因为仿真时所能提供的可见时钟有限（与50MHZ相差太远），经2500倍分频后，可见的频率周期数会变的很小甚至一个周期都不到，所有模块不能顺利的完成固有的任务，进而造成仿真的失败。第二是将IPAQ作为控制信号，首先需将其值设置为1，并保持至少10个周期，然后才能调为0.，根据设计原理，随机数发生器首先是一个计数器（要求IPAQ=1），而且两个计数器的时钟还不同，所以，为确保两个计数器都进入计数状态，加上系统稳定所耗掉的周期，需保证IPAQ为1至少10个周期。下载到目标板后这两个问题都不存在，目标板提供50MHZ的时钟，必须得分频才能有效的去除噪声，取得好的显示效果，而IPAQ对应一个开关，需人为手动操作，相对于系统运行的时钟，打开开关的时间很长（大于10个周期）。 |
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