基于异或门鉴相器的全数字锁相环的设计仿真
说明：
摘 要：随着大规模、超高速集成电路的飞速发展，数字系统的集成度越来越高，运算速度越来越快，这使得全数字锁相环在数字通信、控制工程以及无线电电子学的各个领域中的应用也越来越广泛。未来的集成电路技术的发展趋势，上把整个系统集成到一个芯片上，这种芯片被称为片上系统（SOC）。因此，研究能够嵌如系统芯片内的全数字锁相环，提高环路的工作性能，具有十分重要的意义。
全数字锁相环的结构形式是多样的。其主要的性能指标之一是要求捕捉时间短、同步误差小、抗干扰能力强，而缩短捕捉时间和减少同步误差是矛盾的两个方面。在设计方法上，本课题采用了自顶向下的设计方法。在设计过程中采用了边设计边验证的设计与验证相结合的设计流程，大大提高了设计的可靠性。
关键词：异或门 全数字锁相环 Verilog HDL
And XOR-door phase for the design of DPLL Simulation
Abstract:
With the flying development of large scale and super high speed integrated circuit, the integration of digital system becomes higher and higher, and the logic speed become faster and faster, which makes the application of all digital phase-locked loop in every domain of digital communication, control project and wireless electronics more and more extensive. The developmental trend of intending integrate circuit technology is that the whole system is integrated in a chip, the chip goes by the name of system on a chip (SOC). Therefore, researching on the all digital phase-locked loop which can be embedded in systemic chip and improving the work capability of the loop have quite important meaning.
The structure of the all digital phase-locked loop is multiform. One of the primary capability index is that pull-in time is short, synchronization error is small, anti-interference ability is strong. However, it is incompatible between shorten pull-in time and reduce synchronization error. The top-down design method is used as the main design way of this problem. In the design process, verification was applied in every stage. This method can heavily increase the reliability of the design.
Keywords: XOR gate; all digital phase-locked loop; Verilog HDL.
1 引言
有关锁相技术最早的论述是 1932 年贝尔赛什（De Bellescize）提出的。当时是为了解决同步检波如何得到本地振荡信号的问题。众所周知，同步检波和一般检波方式相比，在微弱信号接收中有很大优越性，但要实现同步检波，关键是如何产生一个和输入微弱信号载波频率相等、相位基本一致的本地振荡信号。这就提出了相位自动控制，也就是锁相环路（Phase Lock Loop），简称 PLL。锁相环路是一个能够跟踪输入信号相位的闭环自动控制系统，由于电路构成复杂以及成本高等原因，当时没有得到广泛应用。1943 年，锁相环第一次被应用于黑白电视机的水平扫描和垂直扫描同步电路中，它可以抑制外界噪声对同步的影响，使电视图像的同步性能得到很大改善。从此，锁相技术引起了人们的广泛重视，发展迅速。1954 年锁相环又进一步用于彩色电视机的色同步信号提取。50 年代由杰费（Jaffe）和里希廷（Reehtin）发表了有噪声情况下环路线性分析方法，提出了环路最佳化设计。在 1956 年 Veterbi 提出了无噪声情况下环路非线性分析方法。以后又有 Lindscy 和 Charles 研究了在有噪声情况下环路的非线性分析方法，并得出了不少实验结果，充实了理论分析。锁相环在空间技术中的应用是从 1956 年国外发射第一批人造卫星开始的。这些飞行器载有低功率（约 10mW）连续波发射机，接收的距离在数百乃至数千公里以上，因而接收的信号是异常微弱的，加之有多普勒频移及发射机振荡的频率漂移，接收机的带宽必须很宽才行，而噪声强度是与带宽成正比的，这样信噪比就相当低，约在-10dB～-30dB 的数量级上。此时只有采用锁相环路做成的窄带锁相跟踪接收机才能把深埋在噪声中的信号提取出来，普通的接收技术是无能为力的。所以空间技术的发展促进了人们对锁相环路及其理论的进一步探讨，极大地推动了锁相技术的发展。六十年代后，锁相技术就在通信、雷达、航天、航海、测量、仪表、计算机、激光、原子能、电视、立体声、马达控制以及工业、地质等技术部门获得了广泛的应用。今天锁相技术被普遍应用在 FSK 解调、频率合成、电视机彩色副载波提取、FM 立体声解码等无线电技术的各个领域。由于锁相跟踪环路在电子技术各个领域的广泛应用，使它逐渐成为电子设备中常用的一种基本部件，为便于调整、降低成本和提高可靠性，使它在各种电子设备中更好地发挥作用，迫切希望它能集成化、数字化、小型化和通用化。当前集成锁相环路已成为锁相技术发展的一项重要进展。随着 SOC 技术、IP 核技术的发展，锁相技术作为一个基本的 ASIC 宏（ASICMacro）在无线通讯和微处理器电路中作为时钟电路的应用必将更加广泛，一方面在原有 PLL 结构的基础上提出很多全新的性能优越的单元模块电路，主要体现在鉴频鉴相器、压控振荡器的设计上；另一方面，锁相技术也不仅限于早期的PLL 的简单结构，像 DLL（Delay Locked Loop：延时锁定回路）、MDLL（Mixed-mode Delay Locked Loop：混合模组延时锁定回路）、SMD（SynchronousMirror Delay：同步延迟复制）等技术也不断涌现。
作者点评：
已经通过的大学毕业论文，得到老师的一致肯定与表扬，并且得到优的成绩。
随着大规模、超高速集成电路的飞速发展，数字系统的集成度和逻辑速度越来越高，这使得全数字锁相环在数字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。未来的集成电路技术的发展趋势，是把整个系统集成到一个芯片上，这种芯片被称为片上系统(SOC) 。因此,研究能够嵌入系统芯片内的全数字锁相环，提高其环路的工作性能，具有十分重要的意义。
本文介绍了该锁相环的原理和实现，采用Verilog HDL 语言进行了系统设计,并对其性能进行了分析和计算机仿真。本设计采用的仿真设计环境是 ModelSimSE PLUS 6.0，综合工具则采用 Quartus II 4.0。这两款软件结合使用，可以对基于 Verilog HDL 描述的数字系统进行设计输入、功能仿真、时序仿真及器件编程。在设计方法上，本课题采用了自顶向下的设计方法，在把设计的系统划分为若干功能子模块的基础上，先对各个子模块进行功能仿真、验证，使其完成各个子模块的功能，并达到各个子模块的设计指标；然后再把各个功能子模块连接起来，协调接口关系，并对各个子模块做适当调整，使总体环路系统满足设计的功能和要求。在设计过程中采用了边设计边验证这种设计与验证相结合的设计流程，大大提高了设计的可靠性。
本课题在设计完成后进行了仿真、验证，并在最后通过了在 FPGA 开发板上的验证，证明了所设计的全数字锁相环系统是可行的。
由于时间有限，本课题仅完成了全数字锁相环的基本模块设计，还有一些问题有待进一步解决，这些问题有：
（1）本软件设计中所采用的实现方案和软件代码设计还有待进一步完善和优化。系统调试和测试已经通过，基本功能已经实现，但在代码量和执行时间上还有待完善，使得全数字锁相环系统更完善、更符合实时工作特性。
（2）本次设计未做噪声性能分析及版图设计，因此离实际芯片制作还有一定距离，还需要做大量的工作。
（3）进一步考虑如何提高自动变模的控制精度，避免锁相环在捕捉过程中出现连续的同向相位调整，减少因相位超调而产生的振荡。
（4）进一步优化全数字锁相环路的结构，加快锁相速度，提高系统的工作性能。由于时间紧迫和本人经验不足，该全数字锁相环的设计可能还存在许多不足之处，有待以后进一步改进，望各位老师批评指正。